# ComputerOrganization

**Repository Path**: aalex1945/computer-organization

## Basic Information

- **Project Name**: ComputerOrganization
- **Description**: 计算机组成课程设计，基于 MIPS 指令集的 5 级流水线 CPU，支持 50 条指令，支持地址映射、终端异常、外部硬件寄存器读写。
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2022-04-09
- **Last Updated**: 2024-05-29

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 《计算机组成原理》课程设计——流水线 CPU

本项目是北航《计算机组成原理》的课程设计。项目采用 Verilog 语言设计了基于 MIPS 指令集的 5 级流水线微处理结构，支持中断、异常。

五个流水级分别为：
- 取指令
- 寄存器堆
- 算术逻辑运算（含分支跳转）
- 存储器（外设）访问
- 寄存器写回

其中，存储器在 CPU 外部，通过地址管理单元访问、地址管理单元还连接了两个定时器（Timer）外设。

支持 50 条指令，包括：LB、LBU、LH、LHU、LW、SB、SH、SW、ADD、ADDU、SUB、SUBU、MULT、MULTU、DIV、DIVU、SLL、SRL、SRA、SLLV、SRLV、SRAV、AND、OR、XOR、NOR、ADDI、ADDIU、ANDI、ORI、XORI、LUI、SLT、SLTI、SLTIU、SLTU、BEQ、BNE、BLEZ、BGTZ、BLTZ、BGEZ、J、JAL、JALR、JR、MFHI、MFLO、MTHI、MTLO、MTC0、MFC0、ERET

详细技术指标可见本目录下 pdf 实验报告。